[文/不雅察者网心智不雅察所]
小小手机的算力比几十年前大如楼房的超等筹画机还要强，幕后元勋即是晶体管。在一块指甲盖大小的芯片里，能塞进两百亿个晶体管。畴昔几十年来，东谈主们把晶体管作念得越来越小，一颗芯片上容纳的晶体管越来越多，借此进步性能，申斥功耗；现如今，这条路快到头了，又该怎样办？东谈主们走出了两条新路：朝上堆叠和镌汰期间。
2026年，一些有代表性的芯片黑科技惊艳登场，除了最近大火的华为韬定律，还有一项值得深爱的参议，即是好意思国伊利诺斯香槟分校曹庆团队的垂直堆叠。
半导体、PN结与晶体管：由电信号触发的开关
芯片的原料是一种沙砾，其因素为二氧化硅。对这种沙砾进行提纯，就能得到一种最蓝本的半导体材料：单晶硅。半导体的神奇之处就在于它的导电性不错得到操控。如何操控？领先，半导体的载流子有两种：电子与空穴（相称于电子缺失留住的带正电的洞）。往纯硅里掺入微量的磷，得到N型硅半导体，其主要载流子为电子；掺入硼，得到P型硅半导体，其主要载流子为空穴。将一个N型硅半导体和P型硅半导关切在通盘，P区空穴与N区电子向对面扩散，迟缓造成由N指向P的里面电场，最终在接壤之处造成一个载流子不得通过的空区：消耗层，这恰是PN结的由来。关于这么一个PN结，只须将P端接入正极，N端接入负极，电流能力通过（外部电场克服里面电场，削薄消耗层），反之则不可通过，好比单向的地铁闸机。这种单向导通的特色，就成了通盘芯片开关的物理基础。
日常电路的开关需要东谈主为独揽，而科学家则但愿造出一个由电子自己来触发的开关，只需施加一个细小的电信号即可截止电流的通和断。单个PN结只可当二极管，而将两个PN结高明地组合起来，就得到了晶体管：在一块P型硅上挖两个N型的坑，一个叫源极（犹如水源），一个叫漏极（犹如出水口），如斯就和P型衬底之间造成两个背靠背的PN结，然后在P型衬底上方盖一层极薄的二氧化硅绝缘膜，再加一块金属电极，叫栅极（犹如水龙头把手）。不给栅极施加电压，源极和漏极之间的P型衬底无摆脱电子，是绝缘的，开关断开；给栅极一个正电压，正电荷会在绝缘层下方的P型衬底名义感应出负电荷，导致P型硅名义翻转成一条N型导电沟谈，相称于在断开的河流中间挖出一条水渠，电流便从源极流到漏极，开关闭合。这即是由电信号触发的开关。
电流的通和断，刚好对应筹画机的底层言语：1和0。晶体管的串联并联不错构造基本的逻辑门：与、或和非。
制造芯片
把几百亿个晶体管按照联想图连气儿起来，即可构造出能本质复杂运算的电路，也即芯片。
如何制造芯片？领先，将单晶硅锭切成直径300毫米、厚度不到1毫米的圆形薄硅片，即晶圆。再由精度达到纳米级的光刻机将电路图印到晶圆上，随后刻蚀出电路。后来，为了让特定区域的硅变成N型或P型半导体，必须进行掺杂，注入磷、硼等杂质，而这需要近1000°C的高温退火来激活杂质原子，然后千里积金属铺上晶体管之间的导线，临了抛光打磨平整。这一套过程要肖似几十层，把百亿个晶体管盖成微不雅城市，全部完成后切割成小块，临了封装成咱们所用的芯片。
摩尔定律背后：电阻、电容与韬
滚球app(中国)官网下载晶体管的每一次通断都需要期间，这个期间由电阻R和电容C决定。电阻R相称于电流在晶体管沟谈、导线、战争点遭逢的阻力。而栅极金属和下方沟谈就像两个平行板，中间夹着绝缘层，自然组成了一个电容器。电容C越大，充满电或放完电所需要的期间越长。
R与C相乘，得到一个RC期间常数，以希腊字母τ（读作“韬”）默示：τ=R×C。τ越小，晶体管的每一次开关就越快，芯片本质领导的速率越来越快，性能也就越来越强。
不休逍遥晶体管，会使沟谈变短，从而申斥电阻R，也会使栅极面积逍遥，辅以更小巧的结构和新材料来有用申斥电容C，最终终了τ的下降，大大进步开关速率，与此同期又申斥了功耗，此即为摩尔定律背后的物理基础。
1965年，戈登·摩尔不雅察到，每隔一段期间，芯片上的晶体管数目都会呈指数级增长（因为晶体管变小了）。或者每隔18到24个月，芯片上能容纳的晶体管数目便翻一番，从而在不变的资本下终了性能翻倍。应知摩尔定律不是物理定律，而是行业共同遵照的一个预言，不按这个节拍更新，就卷不外竞争敌手。
量子隧穿效应
好景不常，晶体管越缩越小，要道尺寸靠拢1.5纳米时，物理章程便挡住了去路。
在经典物理之中，物体的能量必须够高，能力翻过高墙。但在量子力学所主宰的微不雅寰宇里，电子既是粒子，亦然一团暧昧的概率云。它的位置并不笃定，而是有一定概率出咫尺职何所在。是以，即使它的能量低于墙的高度，它依然有一定概率直接穿过墙——就像墙里诬捏出现了一条纯正。这即是量子隧穿效应。
当晶体管中起阻隔作用的栅氧化层薄到1.5纳米以下时，也就参预了量子力学的寰宇，电子就会从源极隧穿到漏极，导致晶体管关不严，走电飙升，芯片发烧，逻辑紊乱，最终报废。
这是物理礼貌规则的红线，建筑再强也破碎不了这个极限。传统的逍遥道路走到1.5纳米操纵就到头了。于是东谈主们思出了朝上堆的主义，在不扩大芯单方面积的情况下增大晶体管数目。
传统生意3D芯片
为了延续摩尔定律，市面上的芯片照旧通过朝上盖楼来加多晶体管数目、镌汰传输距离和申斥功耗。其工艺是先在不同的晶圆上分辨逍遥制造好电路，KPL下注app下载官方版然后把两张作念好的晶圆靠近面键合在通盘，再用钻孔建筑钻出垂直的孔，填上金属，这些垂直的通谈叫穿硅通孔（TSV），用来连气儿上基层电路。
这个步伐就像先烤好几张完整的煎饼，再把它们摞在通盘，临了戳几个大洞、灌上酱来连气儿。优点是好终了、已量产，舛误却也不少。其一是对皆精度粗：把两张照旧作念好的晶圆贴在通盘，只可终了微米级的瞄准；而芯片里面晶体管的尺寸为几纳米，差几百乃至几千倍。其二是连气儿零碎：穿硅通孔的直径为几微米到几十微米，而且不可打太多，不然会干扰电路，是以上基层之间的连气儿通谈很少，就像两座城市之间只须几条窄窄的公路。其三是层数有限：一般只可叠2～3层，每加一层就要从新键合一次，资本飙升，良率下降。
曹庆团队的单片式3D集成
好意思国伊利诺斯香槟分校曹庆团队发表在《当然》杂志上的破碎，叫“单片式三维集成”。与现存生意3D芯片不同，他们并莫得先把每层晶圆作念好再键合，而是在团结张晶圆上一层一层地径直往上盖。
这种有联想最大的困难在于温度。如前所述，制造芯片的掺杂工艺需要快要1000°C的高温。照旧造好的第一层里面铺着金属导线，这些金属在卓绝400°C后就会因为热扩展、扩散、氧化等问题严重退化，甚而融化。若是在第一层之上浇上第二层，制造第二层所需的高温会熔掉第一层。
曹庆团队的中枢改进是把高温才略和低温才略绝对分开。他们准备了两张晶圆，一张是供体晶圆：这张晶圆上莫得电路，不怕高温。他们在上头孕育出一层厚度不到10纳米的超薄单晶硅膜，况且在大于600°C的高温下完成均匀的重掺杂，使之变成纯P型或纯N型，提前调好硅膜的电学性能。因为极薄，这层膜甚而能像保鲜膜一样细微迤逦。另一张则是联想晶圆，也即委果作念出芯片的晶圆。它的底层电路照旧作念好，里面有怕热的金属导线。这张晶圆从新到尾都不会资历高温。
接下来，他们在不卓绝200°C的低温下，用一台类似于覆膜机的建筑，把那层超薄硅膜从供体晶圆上剥离下来，然后像贴手机膜一样，轻轻而平整地贴到联想晶圆的名义。因为硅膜极薄且柔嫩，它能无缺贴合基层名义的细小升沉，不会产不满泡或赋闲。
硅膜贴好之后，再用200～400°C的低温工艺，包括光刻、刻蚀、千里积绝缘层、千里积金属，在这层膜上雕镂出一个个晶体管。要道在于他们选拔了无结晶体管：这种晶体管的源极、沟谈、漏极全是N型或P型，莫得PN结，也就无需在贴膜以后资历高温掺杂和激活才略。掺杂在硅膜改动前就照旧用高温作念好了，咫尺只是照着图纸雕镂良友。
他们得胜堆叠了三层晶体管，每层625个，况且用瞄准精度远高于晶圆键合的垂直金属互连通谈把它们连气儿成完整的三维电路。制造良率高达98%-100%，基本上造一个成一个。其性能与1000°C高温造出的顶级硅晶体管十足相称。较之于其他替代材料作念出的低温3D芯片，性能逾越3～4倍。更要道的是，这个工艺可扩展下去，三层只是起步，不错陆续往上堆更多层。
这项参议获取了IBM、英特尔、台积电三大芯片巨头的支捏，团队正准备把时候叮属到工业半导体代工场，进行生意化试产。
为什么3D堆叠能大幅进步性能？除了提高密度，还有一个要道收益：镌汰互连距离。在传统平面芯片里，两个模块之间可能要绕几毫米能力连通。在3D堆叠中，将两个模块陡立对皆，垂直距离只须几十到几百纳米。距离镌汰了上千倍，晶体管之间的导线电阻R大幅申斥，垂直互连比水平互连更短，寄生电容更小，电容C显赫下降，于是τ=R×C也急剧下降，信号跑得快得多，功耗低得多。曹庆栽种说，“以CPU和GPU中通用的静态立时存取存储器为例，它需要六个晶体管在团结平面上存储一个信息。通过垂直集成，你不错将这些信息溜达到多个层。好比用高层建筑取代广泛的郊区：功能同样，但空间占大地积减少，同期使层级间的疏导更快更高效。”
华为韬定律：从卷尺寸到卷期间
险些与此同期，华为在2026年5月厚爱建议了韬（τ）定律。这个“韬”恰是上述决定芯片快慢的期间。
韬定律的中枢意见，综上所述：不再死磕晶体管的逍遥，而是主动把τ压缩到最小，径直围绕τ来进行优化。
韬定律的时候复旧是逻辑折叠。在传统的平面联想中，通盘逻辑门（与门、或门、非门等）都摆在一层平面上。两个需要通常通讯的模块可能相隔很远，信号需要经过很长的水平导线。这段旅途越长，导线电阻R和寄生电容C就越大，τ=R×C越大，信号跑得越慢，功耗越大。逻辑折叠则在电路图的联想阶段就把原来平铺的逻辑门分红两组，一组放在基层，另一组放在其正上方的表层。上基层之间用很短的垂直互连径直连通。如斯一来，蓝本需要在水往常朝上跑过几百微米甚而毫米的信号，咫尺只需要在垂直方朝上跑过几十到几百纳米，从而大幅镌汰期间τ。
逻辑折叠的工程终了选拔的是晶圆对晶圆靠近面的夹杂键合（无需任何焊球或凸点）以及后面穿硅通孔时候。与传统的商用3D芯片比较，逻辑折叠具有几个要道区别，其一是连气儿粒度：传统步伐只可把完整的芯片模块看成一个又一个举座彼此堆叠起来，而逻辑折叠则对团结模块里面的逻辑进一步精分到多个范例单位（如逻辑门），把关系联的范例单位分派到不同晶圆层上，终了细粒度分割。其二是垂纵贯谈密度：传统商用3D芯片中，每往常毫米的穿硅通孔约有10²～10³个，而逻辑折叠的夹杂键合可达10⁶个以上。其三是瞄准精度：传统的晶圆键合为微米级，逻辑折叠应用夹杂键合，瞄准精度可达纳米级。
韬定律不是止渴慕梅。畴昔几年，华为照旧以此为基联想并量产了381款芯片，秘密手机、AI、汽车等界限。麒麟2026芯片初度完整选拔了逻辑折叠时候，落幕是晶体管密度进步53.5%，达到238MTr/mm²，照旧卓绝了三星3nm制程的水平，靠拢台积电。华为展望，到2031年可达等效于1.4nm制程的性能水平，这在物理上照旧破碎了1.5nm的量子隧穿极限。
结语
后摩尔期间，新的谈路照旧出现。曹庆团队在制造工艺层面上取得了破碎，通过低温单片堆叠使得芯片不错安全地层层盖高；华为韬定律则提供了破碎性的联想蓝图，通过逻辑折叠等步伐主动压缩期间常数τ。两条路同归殊涂，都在不依赖尺寸微缩的前提下，陆续进步芯片的性能、申斥功耗、截止资本。将来两者十足不错相连在通盘，产生1+1>2的遵循。
而这只是只是伊始。
参考文件
DOI:10.1038/s41586-026-10496-6
Anewwaytobuildchips:SequentiallystackingsilicontoextendMoore’slaw|MaterialsScience&Engineering|Illinois
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